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  設計驅(qū)動器VCC時，上電延長需要注意的事項

  對于所使用的驅(qū)動器，要設計一個高能效且快速的電路，啟動時間是一個重要因素。因此，啟動時間必須要短。但是，啟動時間受上電延遲的限制，上電延遲是指驅(qū)動器使能到首次柵極輸出的時間。同許多電路一樣，所用驅(qū)動器的最小上電延遲可以在數(shù)據(jù)表中找到，它用 tVPOR to OUT 來表示。

  比如，安森美的隔離式柵極驅(qū)動器的 Vcc上電延遲時間典型值為 18μs。建議在驅(qū)動輸入信號之前留一些裕量， 以確保驅(qū)動器 VCC 偏置電源完全激活。特別是對于 NCP51561 和 NCP51563，建議 VCC 上電延遲時間留有適當?shù)脑Ａ俊?/span>

  例如，在任何 VCC POR 之后的初始啟動期間，VCC 上電時間至少需要 30μs 或以上，如圖 23 (B)所示。如果 VCCX 上電斜坡使得 VCCX 上升時間小于 tVPOR to OUT，并且 INx 引腳上有 PWM 信號，那么在 VCC 達到實際 UVLO 閾值之前，只要 VCCX 電源電壓超過預設 UVLO 閾值(例如 VCC=6 V)，輸出就會開始切換，然后停止，直至達到 UVLO 電平，實驗結(jié)果如圖 1 所示。

    圖1. VCC 上電時間小于 tVPOR to OUT 時的波形

  圖2. VCC 上電延遲時間

  NCP51560 提供了修改 VCC 上電延遲時間的控制方法來解決圖 24 中顯示的問題。在柵極驅(qū)動器準備好提供適當?shù)妮敵鰻顟B(tài)之前，從 VCC 上電復位 (POR) 閾值到輸出有一個上電延遲時間，表示為 tVPOR to OUT(例如典型值 18μs)。

    圖3. VCC 上電延遲時間新概念

  在 VCC 初始啟動時，如果 VCC 上電時間小于 tVPOR to OUT，那么在上電延遲時間之后，輸出就會開啟，如圖 4 所示。

  但是，在 VCC 初始啟動時，如果 VCC 上電時間大于 tVPOR to OUT，那么當 VCC 電源電壓大于 UVLO 正閾值電壓時，輸出開啟，如圖 4 所示。

    圖4. VCC 上電時間波形

  共模瞬變抗擾度 (CMTI) 測試

  圖 5 顯示了 CMTI 測試配置的簡化示意圖。

    圖5. CMTI 測試簡化設置

  CMTI 水平是能夠保持正確輸出的最大可持續(xù)共模電壓擺率。CMTI 適用于上升和下降共模電壓邊沿。CMTI 通過 GND 與 VSSA 和 VSSB 之間連接的瞬變發(fā)生器來測試。

  例如，有些隔離式柵極驅(qū)動器的共模瞬變抗擾度很差。圖 6(a) 顯示了一個測試結(jié)果，輸出狀態(tài)在下降 dV/dt 斜坡中從高電平變?yōu)榈碗娖健?/span>

  然而，安森美的大多數(shù)隔離式柵極驅(qū)動器具有高達 200 kV/μs 的共模瞬變抗擾度，如圖 6(b) 所示。

    圖6. CMTI測試波形

  輸出負載特性

  隔離式柵極驅(qū)動器輸出信號取決于輸出負載(通常是N溝道MOSFET)的特性。驅(qū)動器輸出對于N溝道MOSFET負載的響應可以模擬為開關輸出電阻 (RSW)、印刷電路板走線的電感 (LTRACE)、串聯(lián)柵極電阻 (RGATE) 和柵源電容 (CGS)，如圖 7 所示。

    圖7. MOSFET柵極驅(qū)動的RLC模型

  RSW 為內(nèi)部隔離式柵極驅(qū)動器輸出的開關電阻，約為 1.4 Ω。RGATE 為 MOSFET 的固有柵極電阻加任何外部串聯(lián)電阻。

  LTRACE 為印刷電路板走線的電感，其典型值為 5nH，或者若采用精心布局，從隔離式柵極驅(qū)動器輸出端到MOSFET柵極具有短而寬的連接時，這個值會更小。

  以下公式定義了 RLC 電路的質(zhì)量因數(shù)Q，其表示柵極驅(qū)動器輸出端如何響應階躍變化。對于高阻尼輸出而言，Q小于1。添加串聯(lián)柵極電阻會抑制輸出響應。

  圖 8 (A) 中的隔離式柵極驅(qū)動器輸出波形顯示輸出有少量振鈴，測試條件為：CGS 為 2nF，RSW 為 1.4Ω，RGATE 為 0，使用 15V 輸出電源。通過添加串聯(lián)柵極電阻可以減少輸出振鈴，從而抑制響應。

  例如，建議添加一個大約 2Ω 至 5Ω 的串聯(lián)柵極電阻，使用 2nFCGS 和 5Ω 串聯(lián)電阻時的輸出波形如圖 8 (B) 所示。

    圖8. 2nF負載電容的輸出波形

  柵極驅(qū)動器功率損耗考量

  估算柵極驅(qū)動器功率損耗

  隔離式柵極驅(qū)動器給定通道的電源電流是電源電壓、開關頻率和輸出負載的函數(shù)。通常，柵極驅(qū)動總功率損耗 PGDRV 包括靜態(tài)功率損耗 PGDQ 和動態(tài)功率損耗 PGDSW。

  自舉二極管損耗未包含在總損耗 PGDRV 中，本部分不予討論。第一個分量是靜態(tài)功率損耗 PGDQ，當以開關頻率工作時，它包括驅(qū)動器上的靜態(tài)功率損耗和驅(qū)動器本身的功耗。

  PGDQ 是在給定的 VDD、VCCA/VCCB、開關頻率和環(huán)境溫度下于試驗臺上測得，OUTA 和 OUTB 不連接負載。

  其中：IDD 和 ICC 是在電源電壓(VDD 和 VCC)和目標開關頻率下測得的電流。

  第二個分量是在有負載電容情況下的動態(tài)運行損耗 PGDSW，驅(qū)動器在每個開關周期中為負載充電和放電。

  例如，MOSFET 的柵極可以近似仿真為容性負載。

  由于米勒電容 CGD 及其他非線性因素影響，對所驅(qū)動負載的近似保守估計通常是將給定 MOSFET 的標稱輸入電容 CISS 乘以 5 倍。

  其中：CEST = Ciss × 5。fSW為開關頻率。

  另外，使用柵極電荷可獲得更精確的 PGDSW 值。

  其中：QG為開關器件的總柵極電荷，fSW為開關頻率。

  因此，可以計算柵極驅(qū)動總功率損耗 PGDRV：

  本例中，VDD=5V，VCC=25V，QG=50nC。當 INA 和 INB 從 0V 切換到 5V 且開關頻率為 250 kHz 時，每個電源上測得的電流為：IDD = 6.5 mA，ICCA = ICCB = 2.7 mA。

  因此，總功率損耗 PGDRV 可以計算如下：

  隔離式柵極驅(qū)動器輸出級的損耗 PGDO 是 PGDSW 的一部分。如果柵極驅(qū)動器外部電阻為 0，并且所有柵極驅(qū)動器損耗都消耗在隔離式柵極驅(qū)動器內(nèi)部，那么 PGDO 等于 PGDSW。

  如果存在外部導通和關斷電阻，則柵極驅(qū)動器開關的內(nèi)部導通電阻和外部柵極電阻(RON 和 ROFF)共同產(chǎn)生此功耗。利用內(nèi)部柵極電阻與總串聯(lián)電阻的比值，可以計算隔離式柵極驅(qū)動芯片內(nèi)每個通道的損耗。

  因此，柵極驅(qū)動器的總功耗 PGDRV 為：

  估算結(jié)溫

  芯片內(nèi)部的功耗乘以RθJA，便可估算隔離式柵極驅(qū)動器結(jié)溫比室溫高出多少度：

  其中：RθJA 為結(jié)至空氣熱阻，可從數(shù)據(jù)表中的熱信息表獲得。

  TC為隔離式柵極驅(qū)動IC的外殼頂部溫度，使用熱電偶或其他儀器測量。

  ΨJT為結(jié)至頂部特性參數(shù)，可從數(shù)據(jù)表中的熱信息表獲得。

  為使器件不超出額定溫度范圍，TJ不得超過125℃。

  PCB 布局指南

  隔離式柵極驅(qū)動器的邏輯接口不需要外部接口電路。

  輸入和輸出電源引腳需要電源旁路電容，如圖 9 所示。

  尤其是輸出電源引腳上的旁路電容必須避免使用過孔，或者必須使用多個過孔來降低旁路電感值。VDD 和 VCCA(或 VCCB)的電源旁路電容需要布置在盡可能靠近電源引腳的地方。

    圖9. 推薦的電源旁路電容布局

  為了改善設計的開關特性和效率，開始 PCB 布局之前應考慮以下事項。

  元件放置

  輸入/輸出走線應盡可能短。

  最大限度地降低寄生電感和電容對布局的影響。(為保持較低的信號路徑電感，應避免使用過孔。)

  VDD 和 VCCA(或 VCCB)的電源旁路電容以及柵極電阻需要布置在盡可能靠近柵極驅(qū)動器的地方。

  柵極驅(qū)動器應盡可能靠近開關器件，以降低走線電感并避免輸出振鈴。

  接地考量

  在高速信號層下方應有一個實心接地平面。

  VSSA 和 VSSB 引腳旁邊應有一個實心接地平面，并為 VSSA 和 VSSB 使用多個過孔，以降低寄生電感并使輸出信號上的振鈴最小。

  高壓 (VISO) 考量

  為確保初級側(cè)和次級側(cè)之間的隔離性能良好，對于窄體封裝和寬體封裝，驅(qū)動器件下方不應布置任何 PCB 走線或銅，如圖 10 和圖 11 所示。建議提供 PCB 切口以防止污染，避免損害隔離式柵極驅(qū)動器的隔離性能。

    圖10.推薦的窄體封裝PCB布局

    圖11. 推薦的寬體封裝PCB布局